本ページは広告リンクやPRが含まれます
PR
広告

PCIe Gen6・CXL時代の高速信号設計|64GT/sを支える基板設計の新常識【2026年版】

広告
高速化の限界を、設計で超える 基板設計の実務ノウハウ
広告

PCIe 6.0(Gen6)は 64GT/s の超高速伝送を実現し、 帯域幅はPCIe 5.0の 2倍(x16で256GB/s) に到達しました。

さらに、CXL 3.xはPCIe 6.0の物理層をベースに進化し、 AIサーバー・データセンターの高速メモリ接続を支える中核技術となっています。

この新世代の高速信号は、従来のNRZではなく PAM4変調 を採用し、 基板設計の常識が大きく変わりました。

広告

🔗 関連記事

PCIe 6.0の最大の変化:NRZ → PAM4

PCIe 6.0では、従来のNRZ(2値)から PAM4(4値)変調 に移行しました。

項目NRZ(PCIe 5.0)PAM4(PCIe 6.0)
電圧レベル2値4値
1シンボルあたりのビット数1bit2bit
データレート32GT/s64GT/s
ノイズ耐性高い低い

✔ PAM4採用で起きること

  • 信号レベル間のマージンが大幅減少
  • SNR(信号対雑音比)が悪化
  • BER(ビットエラーレート)が増加
  • ジッタ・クロストークの影響が増大

つまり、PCIe 5.0とは別次元の設計難易度になります。

FEC(Forward Error Correction)とFLIT構造の必須化

PAM4の品質低下を補うため、PCIe 6.0では FEC(誤り訂正) が必須になりました。

さらに、データ構造は可変長から FLIT(固定長) に変更され、 誤り訂正の効率化と高速化が図られています。

✔ 設計者への影響

  • FEC処理により レイテンシが増加
  • NVMe・FPGAなど低遅延要求の設計では要注意
  • 信号品質を上げて FEC負荷を減らす設計 が重要

CXL 3.xはPCIe 6.0とセットで理解すべき

CXL 3.xはPCIe 6.0の物理層をベースに進化しており、 64GT/sの高速伝送に対応しています。

✔ CXLが求める基板設計

  • メモリ共有のため 超低レイテンシ が必須
  • PAM4+FECの遅延を最小化する配線設計
  • リタイマーの配置最適化
  • マルチレーン環境でのクロストーク抑制

AIサーバーでは、 PCIe Gen6 × CXL 3.x × HBM の組み合わせが標準化しつつあります。

PCIe Gen6時代の材料選定(Low‑Dk/Dfが必須)

64GT/sでは、材料の誘電率(Dk)・誘電正接(Df)が 信号損失に直結します。

✔ 推奨される材料の特徴

  • Dkは 3.0〜3.4以下
  • Dfは 0.002以下
  • 表面粗さ(Ra)が小さい材料が望ましい
  • 高速伝送向けLow‑Dk/Df材料が一般的に採用されている

※Megtron 7/8などは高速伝送用途で広く採用されている材料ですが、 メーカーごとに仕様が異なるため、用途に応じた選定が必要です。

ビア構造の最適化(Gen6では必須レベル)

PCIe 6.0では、ビアが信号劣化の主要因になります。

✔ 推奨ビア構造

  • VIP(Via-in-Pad)
  • 埋め込みビア(Buried Via)
  • ブラインドビア(BVH)

✔ NG構造

  • 長いスルーホールビア(スタブが反射を引き起こす)

✔ 設計ポイント

  • スタブ除去(バックドリル)
  • ビア径の最小化
  • リターンパスの確保
  • GND viaの配置最適化

配線設計の新常識(64GT/s対応)

✔ インピーダンス管理

  • 85Ω ±10%以内が一般的
  • 材料・層構成・銅厚の影響が大きい

✔ 差動ペアの管理

  • 長さ合わせ(±5mil以内)
  • カップリングの維持
  • 層間移動は最小限に

✔ GND層の配置

  • 信号層とGND層を交互に配置
  • リターンパスを最短にする

リタイマーの必要性が増加

PCIe 6.0では、信号品質を保つため リタイマーが必要になるケースが増えています。

✔ リタイマーの課題

  • コスト増
  • レイテンシ増
  • 発熱増(液冷基板との相性が重要)

評価の難易度が急上昇(64GT/sの現実)

PAM4・FEC・FLIT・CXL対応により、 評価の難易度はPCIe 5.0より大幅に上昇しています。

✔ 評価が難しい理由

  • PAM4のSNR悪化
  • FEC+FLITの複雑化
  • マルチレーンでのクロストーク
  • ジッタ・ノイズの影響増大

まとめ

PCIe Gen6・CXL時代の高速信号設計は、 従来のPCIe 5.0とは別次元の難易度になっています。

  • NRZ → PAM4
  • FEC必須
  • FLIT構造
  • Low‑Dk材料
  • VIP・埋め込みビア
  • リタイマーの必要性増加
  • 評価難易度の上昇

AIサーバー・データセンターの高速化に伴い、 基板設計者は 高速信号 × 熱設計 × 材料選定 を総合的に理解する必要があります。

🔗 関連記事まとめ

コメント

タイトルとURLをコピーしました